開源的FPGA，打算怎麼玩？ - asiasworldcity.hk

「香港飛龍」標誌

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如果您希望可以時常見面，歡迎標星收藏哦~來源：本文編譯自 eejournal ，謝謝。在此前，我們報道了一家開源的fpga公司，具體可以參考文章。近日，eejournal採訪了這家公司CEO，與他探討了公司在競爭激烈的FPGA市場的機會。以下爲文章正文：嵌入式 FPGA (eFPGA) IP 並非新鮮事物。包括 Achronix、Efinix、Flex Logix、Menta 和 QuickLogic 在內的多家公司早已提供可集成到 ASIC 和 SoC 中的 FPGA 內核。ASIC 設計人員使用 eFPGA 內核來確保其設計面向未來。eFPGA 可用於根據需要修補錯誤或添加功能。這些功能有助於避免 ASIC 的昂貴且耗時的重新設計。eFPGA 是一項頗具挑戰性的 IP 業務，市場有限，主要由國防和航空航天領域的半導體開發商使用。去年 11 月，ADI 公司收購了 Flex Logix 的全部技術資產並聘請了其技術團隊，從而解僱了該領域最耀眼的參與者——Flex Logix 創始人兼首席執行官 Geoff Tate。目前看來，ADI 只會在內部使用收購的 eFPGA IP。然而，eFPGA IP 領域現在有了一家新的參與者——Zero ASIC，它已經是一家成熟的 IP 提供商。Zero ASIC 的 eFPGA IP 產品名爲 Platypus。該公司的全新 eFPGA 產品（包括 IP 核、FPGA 比特流和工具）均以開放標準提供。通常情況下，我會寫一些文字來描述這種情況。但是，我將直接引用 Zero ASIC 的 Platypus 新聞稿，因爲該公司首席執行官 Andreas Olofsson 對情況的總結非常出色：對於航空航天、國防、醫療保健、通信、汽車和工業應用中基於 FPGA 的系統而言，過時是一箇關鍵問題，因爲這些系統的使用壽命通常爲 10 至 50 年。例如，以 F-35 戰鬥機的研發爲例，該戰鬥機於 1997 年開始研發，但直到 2021 年才投入全面生產。在此期間，晶體管密度增加了 10,000 倍，FPGA 行業也推出了六代新架構。“半導體技術的不斷進步與緩慢的基礎設施開發週期之間的不匹配，導致美國軍方在與器件淘汰相關的非工程成本上花費了約 500 億至 700 億美元，而所有替換半導體零件中有 15% 都是假冒的。”這兩段闡述了 eFPGA IP 的基本原理，它可以通過增加一定程度的可編程性，幫助 ASIC 或 SoC 設計更具彈性。然而，這種可編程性在芯片內部的有效性完全取決於 eFPGA 模塊在芯片架構中的位置。新聞稿繼續寫道：自 20 世紀 80 年代 FPGA 誕生以來，商用 FPGA 產品變得越來越複雜、標準化程度越來越低、透明度越來越低，這加劇了與器件過時和假冒相關的問題。在最好的情況下，FPGA 器件或 eFPGA IP 核的停產通知會導致整個子系統重新設計。在最壞的情況下，這可能會導致整個程序的終止。本段涵蓋了針對老牌 FPGA 芯片供應商的兩大抱怨。首先，他們專注於製造越來越複雜的 FPGA，這些 FPGA 比之前的器件更難使用。這在整個半導體行業都是如此，並非 FPGA 領域獨有。其次，無論哪個領域，產品停產通知都是一件令人頭疼的事。同樣，這也是芯片行業的生存之道。本段沒有提到的是，FPGA 廠商通常擅長維持老產品的生產數十年，因此 FPGA 芯片淘汰的問題主要侷限於壽命極長的設計，例如在 Zero ASIC 的新聞稿中提到的 F-35 戰鬥機等已投入使用的國防和航空航天項目中發現的設計，新聞稿繼續寫道：“解決 FPGA 過時和假冒問題的合理下一步是擺脫單一來源部件，建立一套開放標準的 FPGA 架構，類似於爲存儲器和無源元件創建的成功標準。”這句話從問題陳述到解決方案，展現了巨大的信心飛躍。這正是 Zero ASIC 打造 Platypus eFPGA IP 及其相關工具的根本前提。接下來，讓我們仔細看看 Zero ASIC 剛剛發佈的產品，並採訪 Olofsson。如下面的 Platypus 框圖所示，Zero ASIC 的 eFPGA 看起來與任何平鋪式 FPGA 非常相似，包含邏輯、塊 RAM (BRAM)、DSP 和 I/O 等塊。FPGA 陣列內還可以自定義塊。這是 eFPGA 的優勢，與標準 FPGA 芯片不同。目前，Zero ASIC 提供的 Platypus eFPGA 陣列僅由 CLB Tile 組成，總共包含 2048 個 LUT 和 1024 個 I/O Tile。該公司正在開發更大規模的 Platypus eFPGA 陣列，其 LUT 數量將高達 131,072 個，I/O Tile 數量則高達 8048 個。這些計劃中的 eFPGA 陣列適用於中小型 FPGA 芯片，但 eFPGA 的優勢在於它可以通過數千個片上連接連接到 ASIC 或 SoC 的內部工作機制，從而確保系統內更快的數據傳輸速度。迄今爲止，該公司已開發出一款 eFPGA 陣列，即實驗性的 Z1010 異構 eFPGA，它包含 LUT、DSP 和 BRAM，並已移植到 GlobalFoundries 的 GF12LP 製造工藝。下圖爲該實驗性的 Z1010 陣列的照片。據該公司稱，“官方的 Z1010 標準 eFPGA 陣列將包含不同比例的 LUT、DSP 和 BRAM。”Zero ASIC 網站上關於各種 Platypus Tile 的詳細描述很少。似乎可以獨立配置每個 CLB 的 LUT 數量、每個 LUT 的輸入數量以及 Tile 之間的路由通道數量，這可能會帶來一些 FPGA 芯片無法實現的有趣優化。Zero ASIC 的網站沒有描述 BRAM Tile 的容量或 DSP Tile 的組成，因此如果您想瞭解這些詳細信息，需要直接與該公司聯繫。Zero ASIC 的 eFPGA 產品還包括一款名爲 FPGA Architect 的工具，這是一箇 EDA 平臺，可生成構建正確的嵌入式 FPGA 內核。FPGA Architect 可自動生成以下內容：Verilog RTL 和網表強化數組佈局宏（DEF/GDS）該公司 Logik EDA 工具的架構文件測試和集成基礎設施根據 Zero ASIC 新聞稿中的信息，我向 Olofsson 詢問了一些有關該產品的問題。以下是我的問題和他的回答：Steve Leibson：“第一個問題是關於工具的。Logik 是 Zero ASIC 的產品嗎？還是別人的產品？我認爲工具和核心同等重要，所以這對我來說是一箇重要的問題。”Andreas Olafsson：“Logik 是由 Zero ASIC 開發的免費開源 FPGA 工具鏈。本質上，它是一款免費產品，類似於 GCC、Linux、Pytorch、LLVM 等。您可以在這裏找到所有源代碼：https://github.com/siliconcompiler/logik。”Logik 依賴於多年來開發的許多成熟的開源組件。總的來說，一些非常聰明的人在這些開源工具上投入的時間和材料可能超過 2000 萬美元。高水平綜合（Bambu/Panda（米蘭理工大學），10年以上）邏輯綜合（Yosus/ABC（伯克利），10年以上）佈局與佈線 (VPR (多倫多), 25 年)IP 包管理（SiliconCompiler，4 年）“VPR 和 ABC 是多箇商業工具鏈的支柱，但供應商並未公開披露。”Steve Leibson：“我想你已經知道，像 Flex Logix 和 Menta 這樣的其他 FPGA IP 供應商並沒有取得如此驕人的成績。Jeff Tate 在出售了他的 FPGA IP 公司 (Flex Logix) 後，現在在 LinkedIn 上的工作是“自僱”。我感興趣的是，爲什麼 Zero ASIC 認爲其 FPGA IP 產品會有所不同。這有點像《洛奇和布爾溫克秀》裏的布爾溫克說“這次肯定贏！”，或者查理·布朗再次踢了露西·範佩爾特拿着的足球，然後像往常一樣，踢飛了，仰面朝天摔倒。”Andreas Olofsson：“ eFPGA IP 市場是一箇利基市場，所以並不容易。IP 很難做，只有少數供應商做得好。作爲該市場的一箇子集，eFPGA 市場銷售門檻很高，幾乎不可能發展。”話雖如此，Zero ASIC 是第一家嘗試開放架構方法的公司。我們授權我們的硬 IP 核，但允許任何想要克隆架構/比特流的人（包括我們的客戶）免費進行克隆。這意味着客戶永遠不會陷入架構失效的困境（例如，如果公司被出售或倒閉）。我們短期內不會在原始查找表 (LUT) 或工具鏈/IP 功能豐富度方面與 Xilinx/Altera 競爭。我們的成功取決於以下幾個因素：客戶必須欣賞我們的開放理念。如果他們更看重PPA（功耗、性能和麪積）而非開放性，那麼與競爭對手相比，我們仍有改進空間。eFPGA 市場本身（有多少客戶可以使用 2K 到 100K LUT 核心做一些有用的事情？）客戶接受我們基於 Python 的工具鏈（無 GUI、無 TCL）並認爲它“足夠好”。我希望我們能夠認同 RISC-V 在 CPU 領域做出了巨大的改變。RISC-V 的成功源於市場對開放性的渴求。FPGA 是否也能取得同樣的成就，我們拭目以待。“最後說明：最終我們的開放 eFPGA 內核也將以標準化芯片（2mm x 2mm、4.1mm x 4.1mm）的形式提供。”以上就是 Zero ASIC eFPGA 產品的詳細信息。或許它正是您下一個 ASIC 或 SoC 設計所需要的。Andreas Olafsson 堅信它就是。https://www.eejournal.com/article/is-the-world-ready-for-platypus-zero-asics-open-source-efpga-ip-ceo-andreas-olafsson-is-betting-that-the-answer-is-yes/半導體精品公衆號推薦專注半導體領域更多原創內容關注全球半導體產業動向與趨勢*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。今天是《半導體行業觀察》爲您分享的第4027期內容，歡迎關注。『半導體第一垂直媒體』實時專業原創深度公衆號ID：icbank喜歡我們的內容就點“在看”分享給小夥伴哦

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